从 PN 结到晶体管

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  1. 从 PN 结到晶体管
    1. 1 、PN 结
      1. 1.1 P 型导体和 N 型半导体
      2. 1.2 PN 结的形成
    2. 2、晶体管
      1. 2.1 MOSFET 晶体管
      2. 2.2 CMOS
        1. 2.2.1 结构示例
        2. 2.2.2 CMOS 工作原理
        3. 2.2.2 CMOS 应用
      3. 2.3 先进节点的 FET 技术
        1. 2.3.1 MOSFET 的缺陷
        2. 2.3.2 FinFET 结构
        3. 2.3.3 GAAFET 结构
        4. 2.3.4 三种结构晶体管对比
        5. 2.3.5 柱状结构
    3. 3、超大规模集成电路版图
      1. 3.1 版图概述
      2. 3.2 版图设计规则
      3. 3.3 版图层次与及其对应工艺作用
        1. 3.3.1 WELL 层
        2. 3.3.2 AA 层
        3. 3.3.3 POLY 层
        4. 3.3.4 Implant 层
        5. 3.3.5 CT 层
        6. 3.3.6 Metal 层
        7. 3.3.7 Via 层
      4. 3.4 完整堆叠顺序
      5. 3.5 CMOS 工艺图解
        1. 3.5.1 CMOS 结构的形成
        2. 3.5.2 器件互联
      6. 3.6 速查表

从 PN 结到晶体管

1 、PN 结

1.1 P 型导体和 N 型半导体

常见的金属导体，如金、银、铜、铝等，因为他们都拥有大量的自由电子（e-），在没有加电场的时候，自由电子在导体中无规律地自由移动，没有电流形成，而当加上电场后，自由电子由于带负电荷，会沿着电场定向移动形成电流。

那我们自然可以想到，有没有一种物体，其中有带正电荷的粒子，也可以沿着电场移动，从而导电？

有的，半导体 就即可以用自由电子（带负电荷）导电，也可以用空穴（带正电荷）导电。

工艺最成熟的半导体材料就是硅（Si）。纯 Si 是几乎绝缘的，但掺杂可以使得 Si 既可以形成电子导体体，也可以形成空穴导电体。

掺杂的意思就是，往一块半导体里掺其他元素，即使只掺万分之一，甚至更少数量的其他元素，这个半导体的导电性能，就会发生几万倍甚至更大幅度的变化。

并且，根据掺杂元素的种类和浓度的不同，它的导电性能和其他特性还会发生有趣的变化。

掺入Ⅲ族元素的硅是 P（positive，正）型半导体，空穴远多于自由电子，主要以空穴导电；

掺入Ⅴ族元素的硅是 N（negative，负）型半导体，自由电子远多于空穴，主要以电子导电。

自由电子和空穴，合称为 载流子。

1.2 PN 结的形成

既然 P 型半导体中有很多空穴，N 型半导体中有许多许多电子，那么把 P 型半导体和 N 型半导体头对头连在一起，会发生什么？

P 型半导体和 N 型半导体本身呈现电中性，但是二者接触时，载流子会 扩散运动：

  • N 区大量电子 → 跨过交界面往 P 区扩散；

  • P 区大量空穴 → 跨过交界面往 N 区扩散。

扩散后留下不能移动的固定离子：

  • N 区电子跑走后，剩下 失去电子的杂质正离子（固定在晶格，动不了）；
  • P 区空穴被过来的电子填充后，剩下 得到电子的杂质负离子（固定在晶格，动不了）。

耗尽层（空间电荷区）电荷分布：

  • 交界面靠近 N 的一侧：一层 固定正离子 → 这一小块区域带正电；
  • 交界面靠近 P 的一侧：一层 固定负离子 → 这一小块区域带负电。

耗尽区 N 端正、P 端负，电场方向：N→P；

电场会拖拽载流子反向漂移，抵消扩散，最终平衡：

  • 扩散：电子 N→P，空穴 P→N

  • 漂移：电场拉电子 P→N，拉空穴 N→P

两者速率相等，扩散停止，耗尽层厚度稳定。PN 结的载流子分布就处于稳定状态。整个 PN 结呈现电中性。

正向导通：P 型半导体加了正电压，给 N 型半导体加了负电压，也就是【PN 结正偏】，P 型中本来就很多空穴，加了正电压，就是源源不断提供更多了空穴，给 N 型加负电压，就是给 N 型半导体源源不断地提供电子。空穴和电子越多，使得扩散作用大于漂移作用，空穴和电子向对方扩散，形成持续电流。

反向断电：给 N 型半导体加正电压，给 P 型半导体加负电压，也就是【PN 结反偏】，在外部电势能作用下，从电子区抽走电子，从空穴区抽走空穴；电子区的电子向外侧移动，空穴区的空穴也向外侧移动，耗尽层的宽度变大。

反向击穿：当反向偏压足够大时，内建电场也将相应足够大，大到可以将少子加速到，能把耗尽层中的硅原子直接撞出电子空穴对；而且，新生产的载流子也会在耗层中被加速，继续撞击硅原子，制造出更多的电子空穴对。

2、晶体管

2.1 MOSFET 晶体管

MOS 晶体管全名叫做 MOSFET（Metal oxide semiconductor field effect transistor），金属氧化物半导体场效应晶体管。

如上图所示 MOS 管的结构图和等效图，最上边的 栅极（Gate）一般都是由金属（Metal）做的，中间的绝缘层一般是由氧化层 SiO2（Oxide）做的，最下边是半导体材料（semiconductor）。至于 FET，场效应，就是电场控制电子的意思。

首先看左边的结构图，图中下半部分是 P 型半导体（如图中的 P-body），其中含有大量的空穴，而左上角和右上角带颜色的 N+，是重掺杂的 N 型半导体，含有更大量的自由电子。

当①处加了正电压后，垂直向下加上电场，驱离下方的空穴（正电），形成了一个自由电子可以暂时通过的通道，也就是右边图的【沟道】，然后立马就在③→②之间加上正电压，相当于给自由电子指路，让自由电子赶紧趁着这个时间加速通过有序撤离。

也就是①处加正电压时，②和③之间，可以通电。而当①处不通电压时，③和②之间就没法通电。这就是场效应晶体管的名字的来源。

因为这是用栅极的电场控制电流的导通和关断的，对，MOS 晶体管可以理解为一个开关！只不过不是人去控制，而是用另外一个电压去控制电路的开关，而且，频率可以做到非常高，可以达到每秒几千次。以上的 MOS 晶体管叫做【增强型 MOS 晶体管】。

MOS 晶体管不只有这一种，还有许多许多种，比如①不加电压，②和③之间通电，加上电压之后反而不通电了的，这叫做【耗尽型晶体管】。

nMOS：N 沟道 MOS 管

  • 衬底 = P 型硅衬底

  • 在 P 衬底上做两个高掺杂 N 区（源极 S、漏极 D），栅极加正电压，表面感应出电子导电沟道（导电载流子是电子，N 型沟道），故名 nMOS。

pMOS：P 沟道 MOS 管

  • 衬底 = N 型硅衬底

  • 在 N 衬底上做两个高掺杂 P 区（源极 S、漏极 D），栅极加负电压，表面感应出空穴导电沟道（导电载流子是空穴，P 型沟道），故名 pMOS。

2.2 CMOS

2.2.1 结构示例

CMOS，全称 Complementary Metal-Oxide-Semiconductor，即 互补金属氧化物半导体，是一种制造集成电路的技术。

MOS 电路系统具有低功耗、高速运行的特点，是现代半导体器件的基本结构。

其核心原理在于使用两种类型的金属氧化物半导体（MOSFET）：N 型（nMOS）和 P 型（pMOS）。这两种晶体管互补配合，形成一个高效的逻辑门电路。

下图是 CMOS 的结构示意图：

2.2.2 CMOS 工作原理

CMOS 的工作原理：

CMOS 工作原理

对于 CMOS，电流仅在开关期间流动，从而实现低功耗。

晶体管是极小的元件，但一些 LSI（大规模集成电路）集成了超过 1000 万个晶体管。

随着 MOSFET 根据“尺度定律”变得更小，MOSFET 的运行速度和密度也会提高。

如果将组成 CMOS 的 MOSFET 的尺寸设置为 1/k，则操作速度将提高 k 倍，并且每单位面积的 MOSFET 的数量将为 k^2 。

随着小型化的进展，CMOS 运算速度不断提高，集成度也不断提高。

2.2.2 CMOS 应用

CMOS 是 硅基大规模数字 / 数模混合芯片的绝对主流。

  • 电脑、手机、AI、存储、单片机这类 纯数字 / 大规模数模混合芯片：全是 CMOS；

  • 电源芯片、射频功放、高精度运放、电动车功率芯片、毫米波雷达：绝大多数 不是纯 CMOS，采用 Bipolar、BCD、GaN/GaAs 等工艺。

    • 纯双极型 Bipolar 工艺（只有 NPN/PNP 三极管，无 MOS）

      • 代表：高精度运算放大器、低噪声射频放大器、基准源、模拟前端；

      • 特点：线性好、噪声低、电流驱动强，但静态功耗大、集成度低；

      • 场景：工业仪表、医疗模拟信号、卫星射频接收前端。

    • BiCMOS / BCD 工艺（BJT+MOS + 功率管混合，不属于纯 CMOS）

      • BCD：同时集成 BJT、CMOS、高压 DMOS 功率管；

      • 用途：电源管理 PMIC、电动车 BMS、LED 驱动、车载电源芯片；

      • 逻辑部分是 CMOS，但功率放大、高压驱动靠 BJT/DMOS，整体不能叫纯 CMOS 电路。

    • 高速双极逻辑：ECL/TTL（老式数字）

      • TTL 是早年 5V 数字逻辑，全部 BJT；ECL 是目前最快硅逻辑，用于超高速时钟、光通信 SerDes，功耗极高，极少用在消费电子。

    • 化合物半导体射频 / 功率芯片（无硅 CMOS）

      砷化镓 GaAs、氮化镓 GaN、碳化硅 SiC，完全没有 MOS/CMOS 结构：

      • GaAs：手机射频功放、卫星毫米波雷达；

      • GaN：5G 基站射频、快充电源；

      • SiC：新能源车主逆变器、高压工业电源；

        靠异质结晶体管 HBT/HEMT 工作，和 CMOS 无关。

    • 特种工艺芯片

      • MEMS 传感器（陀螺仪、加速度计）：机械结构 + 少量配套电路，核心传感单元不是 CMOS；
      • SOI 射频芯片：硅基但器件结构改良，属于衍生 MOS 工艺，和标准 CMOS 有区别；
      • 分立功率器件（MOSFET、IGBT）：单管，不叫集成电路 CMOS。

2.3 先进节点的 FET 技术

2.3.1 MOSFET 的缺陷

前面介绍的 MOSFET 属于第一代晶体管技术，也称为平面 FET，其工作原理是通过给栅极和源极施加不同的电压，来控制漏极电流的大小，从而改变电路的行为。如果把栅极和漏极比如成一根水管，那么源极就相当于阀门，负责控制水管的通断。

在早期的集成电路 MOSFET 制程里，沟道长度（可以简单的近似为栅极和源极之间的距离）约在几个微米，栅源之间的电压能很好的控制漏极电流，但随着 MOSFET 制程不断发展，当沟道长度逼近 20nm 时，对电流的控制能力急剧下降，同时漏电流也在升高，传统的平面 MOSFET 走到了尽头。

2.3.2 FinFET 结构

为了克服上述问题，前台积电首席技术官胡正明及其团队于 1999 年提出了 FinFET 的概念，FinFET 是三维结构，也可称为三栅晶体管，可以在体硅或 SOI 晶片上实现。

FinFET结构由衬底上的硅体薄（垂直）翅片组成，栅级围绕通道提供了良好的通道三面控制（上左右三面）。这种结构之所以称为 FinFET，是因为它的源级似于鱼的后鳍。FinFET 技术一路高歌猛进，从 22nm 芯片一直用到 5nm 芯片，成为了市场上的主流，也取得了商业上的巨大成功（另外还有平行发展的FD-SOI 技术）。但随着半导体制造工艺推进到 3nm，静态电流泄漏问题变得越来越严重，MOSFET 遇到的问题再次在 FINFET 上出现。

2.3.3 GAAFET 结构

GAA-FET，即环绕式栅极 (gate-all-around) 场效晶体管 (FET)，该技术透过降低供电电压以及增加驱动电流能力以提升性能，从而突破 FinFET 的性能限制。简言之，GAA 技术 让晶体管得以承载更多电流，同时晶体管尺寸保持相对较小。

GAA-FET 比起 FinFET 具有两项独特的优势。首先，GAA 晶体管解决了泄漏电流的挑战，因为 GAA 通道采用水平架构。GAA 技术堆叠了多个水平纳米片或纳米线，并在每一侧面以栅极材料包围这些通道，因而实现了比 FinFET 更高的载流能力。

其次，GAA 晶体管的四个侧边都被栅极包围着。而 FinFET 制程 中为三个侧面，由于让栅极能够接触电晶体的四个侧面，从而改善了晶体管的结构。因此，GAAFET 结构比起 FinFET 制程更能精确地控制电流。

三星 在 2022 年宣布其 3 纳米 GAA 架构制程技术芯片已经开始生产。该公司推出的 GAA 架构为多桥通道场效晶体管(Multi-Bridge-Channel FET，MBCFET)。据三星表示，该技术利用具有更宽通道的纳米片(nanosheet)，相较于使用具有更窄通道纳米线（nanowire）的 GAA 技术，MBCFET 可实现更高性能与更高能效。

2.3.4 三种结构晶体管对比

平面 MOSFET vs FinFET vs GAAFET 对比：

结构 栅极包裹方式 优点 适用制程
平面 MOSFET 仅顶部 制造简单 90nm~28nm
FinFET 三面包裹 漏电低、性能高 22nm~3nm
GAAFET 全环绕 控制最强、适合更先进节点 2nm 及以下

2.3.5 柱状结构

FinFET 的理想方案：随着器件尺寸的进一步缩小，对栅控能力的要求会进一步加大，FInFET（a）可能会演化成柱状 FET（b）的形状。相比于 FinFET 栅极三面包围沟道，它的栅极包围整个沟道，所以拥有比 FinFET 更好的特性。而且因为没有尖锐的边角，他就不存在 corner effect。单个器件拥有更小的体积，容易获得更高的集成度以进一步提升集成电路性能。但是在一个硅片上制作这种圆柱形的器件并不现实。可能还要寻找其他解决方案。

FinFET 到柱状演化

3、超大规模集成电路版图

3.1 版图概述

版图设计（Layout Design）是集成电路设计（IC Design）的最后阶段，它负责将逻辑设计转化为实际的物理几何图形。GDSII(GDS2 或 GDS)是通用的版图数据格式文件。后来为了提高储存效率，进一步发展了 OASIS 版图格式。

版图 GDS 数据交给工艺厂家后，根据版图 GDS 数据制造掩模版 (Mask，也称 为“光罩”)。值得注意的是, 在版图设计阶段绘制的各个版图层次并不是最终进行工艺流片时采用的掩模版的层次，流片时采用的掩模版是根据版图层次进行 布尔运算（LOTA）形成的集成电路工艺掩模版需要的图形。

这些版图几何图层包括 N 阱（NWELL）、有源区（AA ）、多晶硅（POLY ）、N 注入（N-imp）、P 注入（P-imp）、接触孔（CT）、金属层（Metal）、通孔（Via）、焊盘（PAD）、开窗区等。

版图拆分

3.2 版图设计规则

版图设计要遵循特定工艺厂家的版图设计规则。版图设计规则是一套图形设计规则的组合, 如图所示。

版图设计规则是连接集成电路工艺制造厂家和集成电路设计者的桥 梁。在图所示的范例中，A 与 B 表示不同的图形,，图形之间的关系包括宽度(或长度)、 间距、包围、延伸等图形尺寸规则, 相关描述如表所示：

基本版图规则关系图示

3.3 版图层次与及其对应工艺作用

下图所示为某工艺的版图层次示例。

3.3.1 WELL 层

底层掺杂大区域：WELL 阱层（最底层，衬底级）

  1. NWELL（N 阱，NW）

    • 工艺：P 型硅衬底上注入 N 型杂质，形成大片 N 型区域
    • 作用：放置所有 PMOS 晶体管；NWELL 接 VDD，给 PMOS 提供 N 型衬底，PN 结反偏隔离防漏电
    • 版图约束：PMOS 的 AA 有源区必须完整落在 NWELL 内部

  2. PWELL（P 阱，PW，双阱工艺才有）

    • 工艺：单独注入形成独立 P 型区块，不和全局 P 衬底共用
    • 作用：高精度模拟 / 射频芯片专用，NMOS 单独做在 PWELL 里，可独立调节衬底掺杂、降低噪声
    • 单阱标准 CMOS 无 PWELL，NMOS 直接做在整片 P 衬底上

  3. DNW（Deep NWell 深 N 阱）

    • 深埋在 PWELL 下方的 N 型隔离阱，把 PWELL 完全包裹
    • 用途：数模混合芯片隔离数字噪声、高压 IO、ESD 器件

3.3.2 AA 层

AA（Active Area，有源区，也叫 OD/Diff）：

核心作用：定义MOS 管的硅本体区域

  • 只有 AA 内的硅才会做 N+/P+ 离子注入，形成晶体管 源极 S、漏极 D、导电沟道；

  • AA 外是 STI 浅沟槽隔离，隔绝不同管子，防止漏电。

  • 区分器件：NMOS 做在 P 衬底 AA 里，PMOS 做在 N 阱内的 AA 里。

3.3.3 POLY 层

POLY（多晶硅栅层，简写 PO/Gate）：

核心作用：MOS 管栅极（最核心）

  • Poly 条压在 AA 上方，中间夹一层极薄栅氧 SiO₂，构成 MOS 开关的控制极；栅极电压控制沟道导通 / 关断。
  • 辅助用途：制作 多晶硅电阻、上层短距离互连（方块电阻大，长走线不用 Poly）、电容上极板。
  • POLY 多晶硅条必须跨在 AA 上，重叠区域就是 MOS 的沟道（沟长 L=POLY 线宽，沟宽 W=AA 垂直 POLY 的长度）。
  • AA 最小宽度、AA 到 STI 隔离区最小间距，由工艺 DRC 规则约束。
  • 先进工艺（7nm 及以下 FinFET/GAA）已换成 金属栅 MG，不再用多晶硅，但版图层名仍保留 Poly 逻辑定义。
  • Poly 和 AA 必须有重叠；Poly 最小线宽是芯片最小特征尺寸 CD（工艺代际核心指标）。
  • 多晶硅本身不导电，需要做重度离子掺杂，变成低阻导电材料。适用 0.18μm 等以上节点 ，成本低
  • 多晶硅有先天缺陷：多晶硅耗尽效应，0.13μm 以下用的是「高 k 介质 + 特种金属堆叠栅（HKMG）」
    • TiN、TaN、TiAl、TaSiN、Mo 等难熔金属合金，熔点普遍 >2000℃，高温稳定，不会熔化、不会向介质 / 硅衬底扩散；

3.3.4 Implant 层

  1. NIMP（N-Implant，N 型源漏注入）

    • 重掺砷，覆盖 NMOS 的 AA（Poly 两侧），形成 NMOS 的 N 型源极、漏极
    • 仅用于 P 衬底 / PWELL 内的 NMOS 有源区

  2. PIMP（P-Implant，P 型源漏注入）

    • 重掺硼，覆盖 NWELL 内 PMOS 的 AA（Poly 两侧），形成 PMOS 的 P 型源极、漏极

  3. VT 注入（VTH 调整注入：LVT/HVT/SVT）

    • 轻掺杂注入，只打在 Poly 下方沟道区域，调节 MOS 开启电压：
    • HVT：阈值高、漏电流小，低功耗；LVT：阈值低、速度快，高速逻辑

  4. 配套隔离注入：CHST（沟道阻断注入）

    • STI 隔离区表面注入，防止隔离硅表面产生寄生导电沟道，避免器件漏电

3.3.5 CT 层

CT（Contact，接触孔）：

核心作用 ：唯一负责 底层硅器件（AA 有源区 / Poly 栅）与第一层金属 M1 之间的垂直连接，孔洞内填充金属钨（W）导电。

  • AA 上打 CT：引出源极 S、漏极 D、衬底 / 阱电位；
  • Poly 上打 CT：引出栅极 G。
  • NWELL/PWELL 接触：AA + 对应 NIMP/PIMP+CT，给阱接电源 / 地
  • CT 必须完全被 AA 或 Poly 包围，同时被 M1 金属覆盖；有最小开孔尺寸、孔间距、包围余量要求。

3.3.6 Metal 层

多层金属布线，从下往上编号 M1、M2、M3……MT（厚顶层金属，用于电源轨、焊盘）

  • M1：底层金属，密集细线条，连接晶体管 CT

  • M2~M7：中层通用布线

  • MT/AP：顶层厚金属，大电流供电、IO 焊盘走线

  • 材质：先进工艺铜互连，老工艺铝互连

3.3.7 Via 层

VIA（通孔，分层 VIA1/VIA2/VIA3…）

核心作用：多层金属互连的垂直通道，实现上下相邻两层金属的导电连通，填充铜金属。

  • VIA1：M1 ↔ M2 之间的通孔
  • VIA2：M2 ↔ M3
  • VIA3：M3 ↔ M4，以此类推

3.4 完整堆叠顺序

从硅衬底向上，制造流程顺序：

  1. 硅衬底 → 2. NWELL/PWELL/DNW（阱层）
  2. STI 隔离刻蚀 → 3. AA 有源区成型。
    • STI（Shallow Trench Isolation）- 浅沟槽隔离
    • STI 起隔离作用的主体填充材料永远是二氧化硅 SiO₂，氮化硅只做内衬缓冲，不做主填充。
  3. POLY 多晶硅栅沉积刻蚀
  4. NIMP/PIMP 源漏注入 + VT 阈值注入
  5. 层间介质填充 → 刻 CT 接触孔，填钨
  6. M1 第一层金属
  7. VIA1 通孔 → M2 金属 → VIA2 → M3 …… 直到顶层 MT 金属

3.5 CMOS 工艺图解

3.5.1 CMOS 结构的形成

硅衬底形成 AA 有源区形成 POLY 多晶硅形成 PN 离子注入形成 pMOS

至此，pMOS 晶体管就形成了。

CMOS 平面演示图

3.5.2 器件互联

下图是器件结构互联的简图：

器件结构互联

3.6 速查表

各层核心区别：

图层名称 连接 / 作用对象 层级位置 核心用途
NWELL/PWELL 整片衬底大区域掺杂 最底层 区分 PMOS/NMOS 基底
AA(Active) 硅器件本体 阱层之上 MOS 源漏沟道硅区域
POLY 栅极导电层 AA 上方 MOS 控制栅、多晶电阻
NIMP/PIMP AA 局部掺杂 Poly 两侧 AA 形成 N/P 型源漏
CT(Contact) AA/Poly ↔ M1 器件与 M1 之间 硅到第一层金属
M1/M2…Metal 水平布线 CT 上方多层 电路信号、电源走线
VIA1/VIA2… Mx ↔ Mx+1 两层金属中间 金属层垂直互连
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